炬力筆試題目
一.選擇題
1.降低NMOS的開啟電壓VT的方法，哪種無效？
A.減少襯底的P型摻雜濃度
B.減少氧化層厚度
C.增加源漏極的N型摻雜濃度
D.減少溝道長度
2.IO PAD 的設(shè)計，一般不常考慮的因素
A.ESD特性
B.驅(qū)動能力
C.施密特觸發(fā)器
D.襯偏效應(yīng)
3.邏輯電路低功耗設(shè)計中，無效的方法
A.采用慢速設(shè)計
B.減少信號翻轉(zhuǎn)
C.減少IC面積
D.采用較慢速的時鐘。
二.問答題
1.寫出序列探測器“11000”的RTL代碼。
2.分析一個CMOS電路的'邏輯功能（同或門）。
3.分析一個CMOS電路的邏輯功能（三態(tài)門）。
4.畫出全加器的CMOS電路，說明延時的估算方法。
5.A,B為兩個時鐘，頻率差最小為1/8。如果A的頻率高，C="0"；否則C="1"；編程實現(xiàn)。
6.編程實現(xiàn)FIR濾波器，系數(shù)為C0,C1,C2,C3,C2,C1,C0。輸入DI，輸出DO。系數(shù)和DI均為8比特。
7.一個圓盤，一半黑，一半白。有兩個探測器，用1表示白，0表示黑。設(shè)計一個電路，可以探測出圓盤是順時針轉(zhuǎn)動還是逆時針轉(zhuǎn)動。
更多可讀性強的文章推薦，大家敬請繼續(xù)閱讀：筆試常見的邏輯題 央行會計筆試題型 綜合類筆試測評題
【炬力筆試題目】相關(guān)文章：
美的筆試題目12-15
會計筆試題目07-03
EXCEL筆試題目06-12
惠普筆試題目08-10
伊利筆試題目07-09
夏普筆試題目07-03
奧美筆試題目06-18
2017年人力資源面試筆試題目06-28
LG筆試最常考的筆試題目07-09
Intel筆試真題技術(shù)筆試題目06-27