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基于片內WISHBONE總線的高速緩存一致性實現
摘要：基于IP可重用的設計方法，利用WISHBONE總線協議，把兩個已成功開發出的具有自主知識產權的THUMP內核在一個芯片上，實現了片上多處理器FPGA。開發重點是實現基于片內WISHBONE總線的高速緩存一致性協議。清華大學嵌入式微處理器芯片設計為國家重點863項目，單芯片多處理器設計為項目的一個延伸。單芯片多處理器是提高處理器性能的有效途徑，具有低耦合度、粗粒度并行性的主要特點。清華大學已成功開發出具有自主知識產權的MIPS 4Kc架構的32位微處理器--THUMPl07。該處理器具有內核性能高、面積小、功耗低的優點。使其經過裁減非常適合作為單芯片多處理器的內核。
本次單芯片多處理器的設計將兩個Thumpl07內核集成在一個芯片上，兩個內核處于完全對等地位，實現進程級的粗粒度并行。由于已經具有可以利用的內核，開發的重點就集中在高速緩存(Cache)一致性的實現上。芯片采用了基于內部總線寫更新監聽的高速緩存一致性協議，具有控制邏輯簡單、可擴展性好的特點。內部總線采用適合片上系統通信、高可配置性的WISHBONE總線。使用該片上總線有效地解決了IP核可移植性、設計復用的問題[2l]。
1 WISHBONE總線
WISHBONE最先由Silicore公司提出，現在被移交給OpenCores組織維護。由于其開放性，現在已有不少用戶群體。特別是一些免費的IP核，大多數都采用WISH-BONE標準。該總線結構具有公用的接口規范方便結構化設計，有效地解決了IP核可移植性、設計復用的問題。
WISHBON耳總線為半導體內核提供了可配置的互連方式，能夠使各種內核互連起來形成片上系統；WISH-BONE總線具有很強的兼容性，提高了設計的可重用性；WISHBONE總線的接口獨立于半導體技術，其互連方式既可以支持FPGA設備，也可以支持ASIC設備；WISHBONE總線協議簡單、易懂。
WISHBONE總線是一種主／從接口架構的總線技術，如果具有有效的仲裁機制，總線系統可以支持多個ne／從接口；WISHBONE總線的可配置性主要體現在支持點到點、共享總線、數據流、交叉開關型的互連方式；WISHBONE總線協議既包含了一種容易使用、可靠性高、易測試、所有總線事務都可以在一個時鐘周期內協同的同步傳輸協議，也包含了標準時鐘周期的異步傳輸協議；WISHBONE總線的同步傳輸協議可以工作在一個大范圍的時鐘頻率上。這樣WISHBONE總線接口既可以與內核時鐘周期同步，也可與不同的目標設備同步，時序都非常簡單。此外，WISHBONE總線還具有如下特點：
·簡單、緊湊的硬件邏輯接口，需要更少的邏輯門；
·支持流行的單字讀／寫、塊讀／寫、讀-修改-寫的總線協議；
·可調整的總線和操作數位寬；
·支持大端(big endian)和小端(1ittle endian)兩種數據表示方法；
·握手協議能夠控制數據傳輸速率；
·支持單周期數據傳輸；
·從接口的部分地址解碼；
·根據系統需要，用戶可自定義增加接口信號；
·系統包含多個MASTER接口時，用戶可以自定義總線仲裁方式與算法。
圖2
2 實現方案
單芯片多處理器的每個內核都有分離的16KB指令高速緩存(1Cache)和16KB數據高速緩存(DCache)；指令高速緩存和數據高速緩存都采用兩路組相聯的映射方式；每塊都包含8個字；采用虛擬地址定位、物理地址比較的尋址方法；替換方式為LBU(最近最少使用替換)。
指令高速緩存不涉及一致性問題，不多做說明。數據高速緩存采用基于監聽總線的寫更新一致性協議Dragonl[3]
協議狀態說明見表1。
表1 協議狀態