- 相關推薦
相位差可調的雙通道信號發生器的設計
摘要：為了調節兩路相同頻率正弦信號之間的相位差，采用DDS技術設計了相位關系可調的雙通道信號發生器。該信號發生器的輸出頻率范圍為0Hz～150MHz，頻率分辨率為1μHz，相位調節范圍為0°～360°，分辨率為0．022°。它不僅可輸出兩路相同頻率、相位差可調的正弦信號，而且可分別作為兩路獨立的可調頻、調幅、調相的信號發生器使用。正弦信號發生器作為電子技術領域中最基本的電子儀器，廣泛應用于航空航天測控、通信系統、電子對抗、電子測量、科研等各個領域中[1～2]。隨著電子信息技術的發展，對其性能的要求也越來越高，如要求頻率穩定性高、轉換速度快，具有調幅、調頻、調相等功能，另外還經常需要兩路正弦信號不僅具有相同的頻率，同時要有確定的相位差。
要實現兩路信號具有確定的相位差，通常有兩種實現方法：—‘種是采用移相器實現，如阻容移相網絡、電感移相器、感應分壓器移相器等。這種方法有許多不足之處，如移相精度受元件特性的影響大、移相精度差、移相操作不方便、移相角受負載和時間等因素的影響而漂移等；另一種是采用數字移相技術，這是目前移相技術的潮流[3]。數字移相技術的核心是先將模擬信號或移相角數字化，移相后再還原成模擬信號。本文采用直接數字頻率合成技術設計了雙通道正弦信號發生器，可以輸出兩路頻率相同、相位差可調的正弦信號。兩通道還可以獨立使用，分別進行調頻、調幅及調相。該信號發生器具有頻率穩定度高及調頻、調相迅速的優點。
1 直接數字頻率合成器的基本原理
頻率合成是指對一個標準信號頻率經過一系列算術運算，產生具有相同精度和穩定度的大量離散頻率的技術。頻率合成有多種實現方法，其中直接數字頻率合成技術與傳統頻率合成技術相比具有難以比擬的優點，如頻率切換速度快、分辨率高、頻率和相位易于控制等[4～5]因此得到越來越廣泛的應用，成為當今現代電子系統及設備中頻率源設計的首選。
直接數字頻率合成器由參考時鐘、相位累加器、正弦查詢表和D／A轉換器組成，如圖1所示。
直接數字頻率合成技術是根據相位間隔對正弦信號進行取樣、量化、編碼，然后儲存在EPROM中構成一個正弦查詢表。頻率合成時，相位累加器在參考時鐘的作用下對時鐘脈沖進行計數，同時將累加器輸出的累加相位與頻率控制字K預置的相位增量相加，以相加后的吉果形成正弦查詢表的地址；取出表中與該相位對應的單元中的幅度量化正弦函數值，經D／A轉換器輸出模擬信號，再經低通濾波器平滑得到符合要求的模擬信號。相位累加器的最大計數長度與正弦查詢表中所存儲的相位分隔點數相同，由于相位累加器的相位增量不同，將導致一周期內的取樣點數不同，在取樣頻率(由參考時鐘頻率決定)不變的情況下，輸出信號的頻率也相應變化。如果設定累加器的初始相位，則可以對輸出信號進行相位控制。 由采樣原理可知，如果使用兩個相同的頻率合成器，并使其參考時鐘相同，同時設定相同的頻率控制字、不同的初始相位，那么在原理上就具備了實現輸出兩路具有一定相位差的同頻信號的可能性。
AD9852是ADI公司生產的高集成度的頻率、相位、幅度可調的直接數字頻率合成器，內部集成了高性能D／A轉換器、高速比較器、程序寄存器、參考時鐘倍頻器及可實現各種運算的高性能的數字控制單元，并且可以實現全數字編程控制。AD9852的輸出信號頻率控制字為48位，使輸出頻率調節分辨率達到1μHz，輸出信號的頻率范圍可從直流到150MHz，相位調節控制字為14位，相調節分辨率為0．022°，幅值調節控制字為12位。本文所設計的信號發生器以兩片AD9852為核心。
圖2
2 信號發生器的硬件設計
信號發生器由計算機、接口電路、CPLD、頻率合成芯片、低通濾波器組成，其組成框圖如圖2所示。計算機通過接口電路和CPLD分別給兩片頻率合成芯片AD9852送人頻率控制字、相位控制字和幅值控制字，使其輸出一定頻率、相位和幅值的正弦波信號，經過低通濾波器后形成平滑的正弦波。
要使兩路輸出信號A和B的相位差可調，必須保證兩路信號同步，為此要滿足以下條件：
(1)輸入到兩個AD9852的參考時鐘之間要有足夠小的相位偏移。這個相移會導致輸出信號之間產生與之成比例的相移。因此必須精心進行布線設計，使從CPLD輸出參考時鐘的引腳到兩個AD9852的參考時鐘輸入引腳的引線距離相等，以保證系統時鐘同步。另外，參考時鐘上升／下降沿的抖動應盡可能小，并且上升／下降時間應盡可能短，因為不同AD9852輸入電路的觸發電壓不同，因此參考時鐘的上升／下降沿時間長會增加輸出信號的相位誤差。
(2)頻率控制字送到AD9852的數據緩沖區后，還必須通過一個更新時鐘才能將數據緩沖區中的數據送到相位累加器，成為有效數據后進行輸出。AD9852有兩種更新時鐘產生方式，一種由芯片內部自動產生，另一種由外部提供。要使兩路輸出信號同步，必須使用外部I／O更新時鐘，同時必須使參考時鐘信號(REFCLK)與外部I／O更新時鐘(UPDATE CLK)上升沿之間滿足圖3所示的時序關系。
更新時鐘的上升沿必須在參考時鐘的下降沿0．3ns之后與下一個下降沿1．5ns之前之間(圖3中深色區間為有效區域)產生，這樣可以使兩個AD9852工作在相同的系統時鐘(參考時鐘乘以一定倍數)下，且它們的系統時鐘脈沖數相差不能超過1個脈沖。
(3)在第一次傳送數據之前必須先使AD9852復位，以保證AD9852的輸出相位可知。因為AD9852的相位輸出是連續的，所示復位信號可使兩個AD9852的相位累加器復位到COS(0)狀態。新的數據送到相位累加器時，它們之間的相位關系可以得到保持，也可以通過相位控制字來調節兩片AD9852之間的相位差。
CPLD(大規模可編程邏輯器件)具有靜態可重編程或在線動態重構的特性，使得硬件功
【相位差可調的雙通道信號發生器的設計】相關文章：
基于FPGA的DDS信號發生器的設計03-03
基于FPGA的多功能波形信號發生器11-22
基于CPLD的三相多波形函數發生器設計03-19
高速視頻信號的光纖傳輸系統設計03-21