- 相關推薦
基于Rocket I/O模塊的高速工I/O設計
摘要：介紹了采用Videx-ⅡPR0系列FPCA設計的應用于下一代無線通信系統中的高速I／O。由于充分利用芯片中集成的Rocket I／O模塊，并采用差分輸入參考時鐘、8B／10B編碼、預加重處理、通道綁定技術等，實現了四個綁定通道的高速互連(2．5Gbaud)。設計結果表明，采用Rocket I／O模塊進行高速I／O設計，可極大簡化片上邏輯電路和片外PCB版圖設計。由于通信對帶寬的需求迅猛增長，促使一系列基于差分、源同步、時鐘數據恢復(CDR)等先進技術的互連方式應運而生。在傳統設計中，單端互連方式易受干擾、噪聲的影響，傳輸速率最高只能達到200~250Mbps／Line；在更高速率的接口設計中，多采用包含有源同步時鐘的差分串行傳輸方式(如LVDS、LVPECL等)，但在傳輸過程中時鐘與數據分別發送，傳輸過程中各信號瞬時抖動不一致，破壞了接收數據與時鐘之間的定時關系，因而傳輸速率很難超越1Gbps／Channel；XILINX公司推出了內嵌Rocket I/O模塊的VirtexⅡPRO系列FPGA，使實現更高的傳輸速率成為可能[1～3]。采用了CML(CurrentMode Logic)、CDR、線路編碼(8B／10B)和預加重等技術的Rocket I/O模塊，可極大地減小時鐘扭曲、信號衰減和線路噪聲對接收性能的影響，從而使傳輸速率進一步提高。本文著重討論如何配置Rocket I／0模塊，進行FPGA的片內、片外設計和仿真，從而在以10英寸差分線組互連的兩片FPGA間達到2．5Gbaud／Channel的傳輸速率，并實現了四個雙向通道的綁定操作。
圖1
1 Rocket，I／O特性
VirtexⅡPRO系列FPGA內嵌的Rocket I／O模塊是基于Mindspeed公司四代SkyRailTM技術開發的高速串行收發器，該系列FPGA單片最多集成了24路Rocket I/O收發器，最大可提供75Gbps全雙工通信帶寬。Rocket I/O模塊靈活的配置方式使其可以提供對光纖通道、千兆以太網、XAUI、Infiniband、PCI Express等一系列高速通信標準的支持。其主要特性為：(1)每個通道收發器支持從622Mbps至3．125Gbps的全雙工傳輸速率；(2)收發器內嵌發送時鐘生成電路和接收時鐘恢復電路；(3)CDR源同步數據發送方式；(4)五級可編程輸出電壓幅度(800~1600mV)控制；(5)四級可編程輸出預加重處理；(6)收發器支持交流和直流耦合方式，可兼容多種高速接口標準；(7)片內集成可編程差分終端電阻(50Ω、75Ω)；(8)支持片內串行和并行環回測試模式；(9)可編程標界檢測符(comma)圖樣，提供對多種協議標準的支持。
Rocket I／0收發器由物理媒質適配層(PMA)和物理編碼子層(PCS)構成，如圖1所示。其中PMA層屬于收發器的數／�；旌筒糠郑ù⒆儞Q器、并／串變換器、差分發送驅動器、差分接收器、發送時鐘生成電路、接收時鐘恢復電路等。而PCS層屬于收發器的數字部分，包括發送FIFO、8B／10B編碼器、8B／10B解碼器、CRC生成和校驗、用于通道綁定和時鐘修正的Elastic Buffer等。由于要支持多種高速串行通信標準，Rocket I／O模塊的PMA和PCS包含了許多配置參數，這些參數可以通過外部端口和內部配置寄存器進行設定。配置過程可以以靜態(參數通過FPGA配置文件設定)或動態(通過Rocket I/O的配置端口進行局部重新配置)的方式進行。
2 ROCket I／O的設計要素
要達到Rocket I／O模塊的最佳性能，需要考慮到諸多設計因素，本文就其最重要的部分展開討論。
2．1 參考時鐘
高性能的通信質量要求有高穩定性和高精度的時鐘源。抖動和頻偏是衡量時鐘源的兩個重要指標。抖動一般是指一個實際情況下的周期信號每個周期的圖樣相對于該信號理想情況下一個周期圖樣的偏差[4]。抖動產生原因包括時鐘晶體本身的機械振動、器件的熱噪聲和電源串人噪聲等。抖動可以分為確定性抖動和隨機抖動。確定性抖動是線性可加的，它包括信號在傳輸中媒質損耗、碼間串擾(ISI)等周期性因素導致的抖動；隨機抖動是均方可加的，它是由半導體器件熱噪聲、電源波動等共模隨機噪聲源導致的。頻偏是指時鐘標稱頻率與實際頻率的偏差，主要受晶體加工精度的影響。由于Rocket I／O模塊內部將輸人參考時鐘20倍頻，而RocketI／O模塊可容忍的輸人參考時鐘抖動公差為40ps，可見參考時鐘的抖動對其性能有直接影響。在VirtexⅡPRO系列FPGA中，Rocket I／O模塊集中分布在上、下四個通道中。當Rocket I／O工作在2．5Gbaud以上時，參考時鐘應采用差分輸入方式(如LVDS、LVPECL)，由上、四個通道的專用差分時鐘引腳輸入，至相同或相鄰通道中Rocket I／O的BREFCLK輸入端，以避免時鐘信號引入不必要的抖動。在2．5Gbaud速率以下應用時，不要用FP-GA內的DCM來生成Rocket I／O的輸入時鐘， 因為經DCM倍頻的時鐘會引入較大的抖動，使Rocket I／0的接收鎖相環無法穩定地鎖定發送時鐘。圖2所示的連接方案中，Rocket I／O模塊的輸入時鐘由差分或單端引腳饋入后，應只經過一級全局緩沖(BUFG)布設到時鐘樹上，再連接到Rocket I／O模塊的參考時鐘輸入端，這樣可最大限度地降低抖動的引入。
2．2 復位
Rocket I／O模塊的復位引腳分為發送(TX_RESET)和接收(RX_RESET)兩部分。由于DCM在輸出時鐘鎖定在設定值前，輸出時鐘處于不穩定狀態，不能用作內部邏輯電路時鐘，所以要在DCM時鐘輸出鎖定有效，并經過適當延遲后才可將片內邏輯復位。Rocket I／O模塊要
【基于Rocket I/O模塊的高速工I/O設計】相關文章：
短信收發模塊TC35i的外圍電路設計03-20
基于CPLD的系統中I2C總線的設計03-18
基于VHDL的I2C總線控制核設計03-18
高速PCI總線接口模塊設計03-08
傳統零售玩轉O2O02-28
基于PXI總線的數據采集模塊的設計03-07
O2O電子商務模式中推薦方法的研究11-14