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集系統級FPGA芯片XCV50E的結構與開發
摘要：VirtexE系列是XILINX公司生產的新型FPGA芯片，可用來進行數十萬邏輯門級的系統設計和百兆赫茲級的高速電路設計。文中介紹了XCV50E芯片的結構特性、設計流程和配置過程，給出了具體的電路圖和配置流程圖。XCV50E是XILINX公司VirtexE系列系統級FPGA芯片中的一員。其主要資源有71693個系統門、65536位塊內存和176個用戶I/O口（其中包括83對差分I/O口）。
主要特性有：1.8V超低核心電壓、支持20種高速總線標準、八個全數字延遲鎖定環、0.18微米6層金屬工藝、支持IEEE 1149.1邊界掃描。VirtexE系列FPGA芯片具有卓越的整體性能和高速特性，是實現高速系統級設計的優選芯片。下面以XCV50E為例，介紹VirtexE系列FPGA的結構特性和開發流程。
1 XCV50E芯片的結構
XCV50E芯片主要由四部分組成，其結構圖如圖1所示，芯片中央是由16×24個可編程邏輯塊（CLB）構成的CLB陣列，用以實現芯片的主要邏輯功能。芯片中16個4kB的塊內存(Block RAM
或BRAM)組成4個塊內存槽，位于CLK陣列的兩端及接近芯片中心的位置。塊內存可用作高速RAM或FIFO。環繞CLB陣列的是叫做VersaRing的布線資源，它連接內部的邏輯信號到輸入輸出單元。輸入輸出單元位于芯片周邊，用以實現不同標準信號（如LVDS、CMOS、GTL）間的和轉換。
1．1 可配置邏輯塊
可配置邏輯塊是FPGA的核心部分，主要用來實現各種邏輯功能。其內部結構見圖2所示。每個可配置邏輯塊包括左右兩個功能片。每個功能片包括兩個邏輯單元。每個邏輯單元由一個四輸入查找表（LUT）、一個進位邏輯和一個寄存器組成。查找表可作為函數產生器來使用，也可用作高速16位移位寄存器或16×1的隨機存取內存（RAM）。為擴展芯片的邏輯功能，在每個功能片中還設有一個F5復選器，在每個邏輯塊中設有一個F6復選器，可分別用以實現9輸入的函數和19輸入的函數。
1．2 通用布線資源
芯片內部與可配置邏輯塊陣列相匹配的是通用布線矩陣陣列（GRM）。GRM是開關矩陣，它用足夠的連線將對應的可配置邏輯連接到相鄰可配置邏輯塊和部分遠端的可配置邏輯塊。芯片內有許多雙向長線分別橫貫和縱貫整個芯片，利用它們可以快速高效地分配信號。通過通用布線資源，各個可配置邏輯塊和塊內存構成了一個高速動作的統一整體。
圖2
1．3 VersaRing布線資源
VersaRing環繞著芯片中央的CLB陣列，它將陣列信號與芯片I/O管腳相連。VersaRing以毫微秒級的速度將任一內部邏輯信號連接到芯片的任一I/O管腳。正是由于XCV50E這種信號分配的任意性，使得XCV50E的設計工作可以與電路板制版并行進行，從而大大縮短了開發周期。
1．4 延遲鎖存環（DLL）
芯片內有八個延遲鎖定環，借助它們可以實現高速零時延的時鐘信號，延遲鎖定環的輸入時鐘范圍是25MHz~350MHz，輸出時鐘的傳輸時延為零，邊沿抖動小于60ps。鎖定環可對時鐘進行二倍頻或2~16倍分頻，并可進行90o、180o、270o的移相操作。使用延遲鎖定環可有效解決高速應用中信號的時滯和抖動問題。
2 XCV50E的開發
筆者使用Xilin Foundation F4.1來開發
XCV50E芯片。Xilin Foundation F4.1是Xilinx公司主要的FPGA芯片開發平臺之一。基于該平臺可實現XCV50E芯片從設備構想到此特流下載的全部過程。圖3所示是基于該平臺開發XCV50E的設計流程。該平臺的由設計入口工具、設計實現工具、設計驗證工具三大部分構成。設計入口工具接收各種圖形或文字的設計輸入，并最終生成網絡表文件。設計實現工具將網絡表轉化為配置比特流，并下載到器件。設計驗證工具用來對設計中的邏輯關系及輸出結果進行仿真和時序阻制分析。
對于系統級設計，一般可以使用基于原理圖的層次化設計，過程如下：先以系統結構原理圖作為頂層圖，自上而下的構造基于模塊的結構子圖，同時自下而上的將結構子圖的結構子圖，同時自下而上的將結構子圖具體體（用VHDL評議或元件互連關系表示出來），
并對每個模塊和子圖進行功能性仿零點，以保證每層邏輯關系都是正確進行功能性仿真，以保證每層邏輯關系都是正確的。頂層原理圖具體化并完成功能仿真后，再添加必要的輸入輸出元件，即可合成系統網絡表。之后，對系統網絡表進行翻譯、映射、放置和布線，并利用流程引擎產生的時序信息進行時序仿真和時序分析。然后采用修改入口設計、設置各種屬性和限制、調整其片布局等方法完善設計，直到達到設計要求，最后將優化后的配置比特流下載到FPGA芯
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