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高速DSP數(shù)據(jù)采集的信號(hào)完整性問題
摘要：深入研究高速數(shù)字電路設(shè)計(jì)中的信號(hào)完整性問題；分析電路中破壞信號(hào)完整性的原因；結(jié)合一個(gè)實(shí)際的ＤＳＰ數(shù)據(jù)采集系統(tǒng)、闡述實(shí)現(xiàn)信號(hào)完整性的具體方案。引言
當(dāng)前，日漸精細(xì)的半導(dǎo)體工藝使得晶體管尺寸越來越小，因而器件的信號(hào)跳變也就越來越快，高速數(shù)字系統(tǒng)的快斜率瞬變和極高的工作頻率，以及很大的電路密集度，導(dǎo)致高速數(shù)字電路系統(tǒng)設(shè)計(jì)領(lǐng)域的信號(hào)完整性問題以及電磁兼容性問題日趨嚴(yán)重。破壞了信號(hào)完整性將直接導(dǎo)致信號(hào)失真、定時(shí)錯(cuò)誤，以及產(chǎn)生不正確數(shù)據(jù)、地址和控制信號(hào)，從而千萬系統(tǒng)誤工作甚至導(dǎo)致系統(tǒng)崩潰。因此，信號(hào)完整性問題已經(jīng)越來越引起高速數(shù)字電路設(shè)計(jì)人員的關(guān)注。
１ 信號(hào)完整性問題產(chǎn)生的機(jī)理
信號(hào)完整性的問題主要包括傳輸線效應(yīng)，如反射、時(shí)延、振鈴、信號(hào)的過程與下沖以及信號(hào)之間的串?dāng)_等，涉及傳輸線上的信號(hào)質(zhì)量及信號(hào)定時(shí)的準(zhǔn)確性。
良好的信號(hào)質(zhì)量是確保穩(wěn)定時(shí)序的關(guān)鍵。由于反射和串?dāng)_造成的信號(hào)質(zhì)量問題都很可能帶來時(shí)序的偏移和紊亂。例如，串?dāng)_會(huì)影響信號(hào)的傳播延遲，導(dǎo)致在時(shí)鐘的上升沿或下降沿處采不到準(zhǔn)確的邏輯；反射會(huì)造成數(shù)據(jù)信號(hào)在邏輯門限附近波動(dòng)，從而影響信號(hào)上升沿或下降沿變化；時(shí)鐘走線的干擾會(huì)造成一定的時(shí)鐘偏移。
信號(hào)完整性分析與設(shè)計(jì)是最重要的高速ＰＣＢ板級(jí)和系統(tǒng)級(jí)分析與設(shè)計(jì)手段，在硬件電路設(shè)計(jì)中扮演著越來越重要的作用。一個(gè)數(shù)字系統(tǒng)能否正確工作，其關(guān)鍵在于信號(hào)定時(shí)是否準(zhǔn)確。信號(hào)定時(shí)和信號(hào)在傳輸線上的傳輸延遲與信號(hào)波形的損壞程度密切相關(guān)。信號(hào)傳輸延遲和波形破損的原因復(fù)雜多樣，但主要是以下三種原因破壞了信號(hào)的完整性。
①電源、地址噪聲。它主要是源自于電源路徑以及ＩＣ封裝所造成的分布電感的存在。當(dāng)系統(tǒng)的速度愈快，同時(shí)轉(zhuǎn)換邏輯狀態(tài)的Ｉ／Ｏ引腳個(gè)數(shù)愈多時(shí)，會(huì)產(chǎn)生較大的瞬態(tài)電流，導(dǎo)致電源線上和地線睥電壓波動(dòng)和變化，這就是平進(jìn)所說的接地反彈。接地反彈是數(shù)字系統(tǒng)的幾個(gè)主要噪聲來源之一。接地反彈的噪聲常見的現(xiàn)象是，會(huì)造成系統(tǒng)的邏輯運(yùn)作產(chǎn)生誤動(dòng)作，尤其近年來日益風(fēng)行的3.3V邏輯家族。
②串?dāng)_。信號(hào)在沿著傳輸線傳輸時(shí)，是以電磁波的形式傳輸?shù)摹ｋ姶挪ò瑫r(shí)變的電場(chǎng)和磁場(chǎng)。因?yàn)殡姶艌?chǎng)的能量主要是在傳輸線的外部，根據(jù)麥克斯韋方程知道，時(shí)變場(chǎng)會(huì)在周圍的傳輸線產(chǎn)生電壓和電流。那么對(duì)受到干擾的傳輸線而言，這個(gè)電壓和電流就是由串?dāng)_造成的。串?dāng)_主要源自兩相鄰導(dǎo)體之間所形成的互感與互容。串?dāng)_會(huì)隨著印刷電路板的繞線布局密度增加而越顯嚴(yán)重，尤其是長(zhǎng)距離總線的布局，更容易發(fā)生串?dāng)_的現(xiàn)象。這種現(xiàn)象是經(jīng)由互容互感將能量由一個(gè)傳輸線耦合到相鄰傳輸線上的。
③反射。反射現(xiàn)象的原因是：信號(hào)傳輸線的兩端沒有適當(dāng)?shù)淖杩蛊ヅ洌∷㈦娐钒迳系姆种Р季之a(chǎn)生特性阻抗的斷點(diǎn)，過孔的尺寸以及其它互連所造成的阻抗不連續(xù)。所謂特性阻抗是定義為，“當(dāng)導(dǎo)線上流經(jīng)有高頻信號(hào)時(shí)，所呈現(xiàn)的電壓／電流比值”。那么對(duì)于確定的傳輸線而言，其特性阻抗為一個(gè)常數(shù)。信號(hào)的反射現(xiàn)象就是因?yàn)樾盘?hào)的驅(qū)動(dòng)端和傳輸線的特性阻抗以及接收端的阻抗不一致所造成的。
２ 保證信號(hào)完整性的方法
２．１ 抑制接地反彈
通過以上分析可知，電源路么以及ＩＰ封裝所造成的分布電感是決定接地反彈的關(guān)鍵之一。要抑制接地反彈的影響，首先是減少ＩＣ封裝的分布電感。在考慮ＩＣ引腳的配置圖時(shí)，就應(yīng)該將時(shí)鐘脈沖信號(hào)或數(shù)據(jù)／地址總線的引腳位置擺放在較靠近芯片的地方。其次，是采用分布電感量較小的ＩＣ封裝技術(shù)。表１列舉了幾種常見的ＩＣ封裝技術(shù)的分布電感量，可以看出表面貼片的封裝技術(shù)通常會(huì)比ＤＩＰ封裝技術(shù)少３０％的接地反彈；然后是降低印刷電路板端的分布電感量。由于電感與導(dǎo)體的長(zhǎng)度成正比，與寬度成反比，所以在高速數(shù)字系統(tǒng)里大都采用多層板。其中會(huì)在里層擺放一個(gè)或一個(gè)以上的接地層，接地層面積相當(dāng)寬廣，目的旨在減少其地端回路的電感量。另外，電路設(shè)計(jì)時(shí)應(yīng)盡可能避免讓某個(gè)邏輯門驅(qū)動(dòng)太多的負(fù)載。因?yàn)樵跀?shù)字電路若有多個(gè)并聯(lián)的邏輯裝置。總輸入電容是將每個(gè)邏輯裝置的輸入電容直接相加。
表1 幾種IC封裝技術(shù)的分布電感與電容
２．２ 解決串?dāng)_問題
信號(hào)之間由于電磁場(chǎng)的相互耦合而產(chǎn)生的不期望的噪聲電壓信號(hào)稱為信號(hào)串?dāng)_。“串?dāng)_”主要是源自兩相領(lǐng)導(dǎo)體之間的所形成的互感和互容。串?dāng)_超出一定的值將可能引發(fā)電路誤動(dòng)作，從而導(dǎo)致系統(tǒng)無法正常工作。下面分別探討互容、互感與串?dāng)_的關(guān)系，以及如何解決串?dāng)_問題。
（１）電容耦合
串?dāng)_＝(ＺbCm)/tr
式中，Ｚb為受擾線的特性阻抗；Ｃm為互容；tr為輸入到干擾線的入射電壓之上升時(shí)間。
要改善互容產(chǎn)生的串?dāng)_，可以從兩個(gè)方面著手。一是減少互容Ｃm,做法是在兩相鄰的傳輸線中間加進(jìn)屏蔽措施。通常，在兩個(gè)銅箔通路中加裝一個(gè)接地屏蔽通路，用以改善互容的干擾。二是在時(shí)序規(guī)定允許的情況下，增加轉(zhuǎn)態(tài)較頻繁的信號(hào)之上升時(shí)間。
改善互感所產(chǎn)生的串?dāng)_，惟有減少流經(jīng)互感的電流所形成的回路面積才是較為簡(jiǎn)易可行的辦法。可以借助降低導(dǎo)線與接地平面之間的距離，減小并行信號(hào)長(zhǎng)度，縮短信號(hào)層與平面層的間距，增大信號(hào)線間距等措施，來減少兩導(dǎo)線的互感量。
２．３ 改善反射
反射是產(chǎn)生干擾的幾個(gè)重要來源之一。為改善因線路的阻抗不匹配而造成反射的現(xiàn)象，可以選擇采用“布線拓?fù)洹焙汀敖K端技巧”的辦法。
利用適當(dāng)?shù)牟季�拓?fù)浞▉砀纳品瓷洮F(xiàn)象，通常不需要增添額外的電子組件（例如，終端電阻或者鉗位二極管）。常見的布線拓?fù)浞ㄓ校捶N，分別是樹狀法、菊鏈法、星狀法和回路法，如圖１所示。其中樹狀法是最差的布線法，它所造成的反射量最大，額外的負(fù)載效應(yīng)和振鈴現(xiàn)象都需要加費(fèi)心來處理；就“反射”的觀點(diǎn)，菊鏈法是較佳的布線法
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