cadence布線問題解答「」

時間：2024-06-23 03:59:21 EDA技術(shù)培訓我要投稿

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cadence布線問題解答「精選」

　　鏗騰電子科技有限公司(Cadence Design Systems, Inc; NASDAQ:CDNS)是一個專門從事電子設(shè)計自動化(EDA)的軟件公司，由SDA Systems和ECAD兩家公司于1988年兼并而成。下面小編準備了關(guān)于cadence布線問題解答，歡迎大家參考!

　　1. 怎樣建立自己的元件庫?

　　建立了一個新的project后，畫原理圖的第一步就是先建立自己所需要的庫，所采用的工具就是part developer. 首先在建立一個存放元件庫的目錄(如mylib)，然后用寫字板打開cds.lib，定義： Define mylib d:boardmylib(目錄所在路徑). 這樣就建立了自己的庫。在Concept_HDL的component->add，點擊search stack，可以加入該庫。

　　2. 保存時Save view和Save all view 以及選擇Change directory 和不選擇的區(qū)別?

　　建立好一個元件庫時，首先要先保存，保存盡量選擇 save view。在concept-HDL中，我們用鼠標左鍵直接點擊器件后，便可以對器件的外形尺寸進行修改，這時如果你再進入part developer做一些修改后，如果選擇save all view會回到原來的外形尺寸，而選save view會保留改動后的外形。

　　3. 如何建part庫，怎么改變symbol中pin腳的位置?

　　在project manager中tools/part developer可建立，選擇庫并定義part name，在symbol中add symbol，package中add package/addpin，依次輸入pin：

　　package中：

　　a， Name : pin’s logical name不能重復

　　b， pin : pin的標號，原理圖中backannotate后相應的標號

　　c， pin type: pin腳的類型(input，output等，暫可忽略)

　　d， active：pin的觸發(fā)類型 high(高電平)，low(低電平)

　　e， nc：填入空腳的標號

　　f， total：此類型的所有pin腳數(shù)

　　g，以下暫略

　　symbol中：

　　a， logical name：對應package中的name

　　b， type：對應package中的type

　　c， position：pin腳在器件中位置(left , right , top , bottom)

　　d， pintext：pin在器件中顯示的name(對應package中的pin，但可重復，比如package中

　　的gnd1和gnd2都可設(shè)為gnd)

　　e， active：對應package中的active

　　修改：用part developer打開要修改的器件，*選擇edit/restrict changes(若不選擇，則器件被保護，修改后存盤無效)，一般修改：

　　a， package中相應pin的標號和name

　　b， pin的active類型

　　c， symbol中各pin腳的順序(pin腳的順序在第一次存盤后再次打開會被改變，對于較多

　　pin腳的器件，如232pins，修改較繁瑣，故盡力保證的一次的成功率。pin腳在器件中的排列順序是根據(jù)symbol中的順序而定，故symbol中pin腳的順序一定要正確，若有錯需修改，選中pin按ctrl鍵配合上下鍵標可移動pin腳位置。

　　4. 畫電原理圖時為什么Save及打包會出錯?

　　當保存時出錯，主要原因可能是：所畫的信號線可能與元件的pin腳重合，或信號線自身重合;信號線重復命名;信號線可能沒有命名;在高版本中(版本 14.0以上)中，自己所創(chuàng)建的庫不能與系統(tǒng)本身帶有的庫名字相同;建庫時，封裝原件的管腳個數(shù)與原件庫的管腳個數(shù)不同。打包時會出錯的原因則有可能是所做的封裝類型與元件不匹配(如pin腳的個數(shù)，封裝的類型名等。

　　5. 在電原理圖中怎樣修改器件屬性及封裝類型?

　　在菜單Text下拉菜單中選擇Attribute特性，然后點擊器件，則彈出一Attribute 窗口，點擊Add按鈕，則可以加入name ,value,JEDEC_TYPE (封裝類型) 等屬性。

　　6. 如何在Pad Design中定義Pad/via?及如何調(diào)用*.pad?

　　在pad design中，建立pad 時，type選single類型，應該定義下面幾層的尺寸：begin layer(有時是end layer), soldermask和 pastemask 。建立Via時，type一般選through，定義drill hole 的尺寸和所有的layer層(注意定義thermal relief和anti pad)以及soldermask。一般Pastemask和Regular一樣大，soldmask比layer的尺寸大幾個Mil，而thermal relief和anti pad比regular pad的尺寸大10Mil以上。

　　7. 做封裝庫要注意些什么?

　　做封裝既可以在Allegro中File->New->package symbol，也可以使用Wizard(自動向

　　導)功能。在這個過程中，最關(guān)鍵的是確定pad與pad的距離(包括相鄰和對應的pad之間)，以確保后期封裝過程中元器件的Pin腳能完全的無偏差的粘貼在 Pad上。如果只知道Pin的尺寸，在設(shè)計pad的尺寸時應該比Pin稍大，一般width大1.2~1.5倍，length長0.45mm左右。除了 pad的尺寸需特別重視外，還要添加一些層，比如SilkScreen_top和Bottom，因為在以后做光繪文件時需要(金手指可以不要)，Ref Des也最好標注在Silkscreen層上，同時注意絲印層不要畫在Pad上。還應標志1號pin腳的位置，有一些特殊的封裝，比如金手指，還可以加上一層Via keep out，或者route keep out等等，這些都可以根據(jù)自己的要求來添加。操作上要注意的是建好封裝后，一定不要忘了點擊Create symbol，不然沒有生成*.psm文件，在Allegro就無法調(diào)用。

　　8.為什么無法Import網(wǎng)表?

　　在Allegro中File選項中選Import―――>logic，在import logic type選HDL-concept，注意在Import from欄確認是工作路徑下的packaged目錄，系統(tǒng)有可能自動默認為是physical目錄。

　　9.怎么在Allegro中定義自己的快捷鍵?

　　在 allegro下面的空白框內(nèi)，緊接著command>提示符，打入alias F4(快捷鍵) room out(命令)。或者在Cadence 安裝目錄/share/pcb/text里有個env文件，用寫字板打開，找到Alias定義的部分，進行手動修改既可。

　　10.怎么進行疊層定義?在布線完成之后如何改變疊層設(shè)置?

　　在 Allegro中，選Setup-?Cross-section。如果想添加層，在Edit欄選Insert，刪除為del，材料型號，絕緣層一般為 FR-4，Etch層為Copper，層的類型，布線層選Conductor，鋪銅層為Plane，絕緣層為Dielectric，Etch Subclass Name分別為Top，Gnd，S1，S2，Vcc，Bottom。

　　Film Type一般選擇Positive，plane層選擇Negative。如果布線完成之后，發(fā)現(xiàn)疊層設(shè)置需要改動。比如原來設(shè)置的為3，4層是plane 層，現(xiàn)在需要改為2，5層，不能簡單的通過重命名來改變，可先在2，5層處添加兩層plane層，然后將原來的plane層刪除。

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