基于EDA技術進行數字電路設計

時間：2024-09-30 03:49:11 EDA技術培訓我要投稿

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基于EDA技術進行數字電路設計

　　EDA技術在數字系統中應用以基于ALTEraEPM7128SLC84-15芯片和MAX PlusII 10.0軟件平臺數字鐘設計為例，討論EDA技術在數字系統中具體應用。小編下面為你整理了關于EDA技術數字電路設計的文章，希望對你有所幫助。

　　1、EDA技術設計流程

　　在設計方法上，EDA技術為數字電子電路設計領域帶來了根本性變革，將傳統“電路設計硬件搭試調試焊接”模式轉變為在計算機上自動完成。

　　2、設計要求

　　具有時、分、秒、計數顯示功能，以24小時循環計時。具有清零和調節小時、分鐘功能。具有整點報時功能。

　　3、輸入設計源文件

　　一個設計項目由一個或多個源文件組成，它們可以是原理圖文件、硬件描述語言文件、混合輸入文件，點擊Source/New菜單，選擇你所要設計源文件類型，進入設計狀態，完成源文件設計，存盤、退出;另在一張原理圖編輯器窗口中，通過File/Matching Symbol菜單，建立一張原理圖符號，生成一個與原理圖文件相同名、相同功能邏輯宏元件，它自動加到元件列表中，可以在更高層圖紙中反復調用;

　　4、邏輯編譯

　　邏輯編譯選擇器件EPM7128SLC84-15，使用MAX PlusⅡ編譯器編譯設計項目，通過編譯器自動進行錯誤檢查、網表提取、邏輯綜合、器件適配，最終產生器件編程文件(。jed)。

　　5、綜合

　　綜合就是利用EDA軟件系統綜合器將VHDL軟件設計與硬件可實現性掛鉤，這是將軟件轉化為硬件電路關鍵步驟。綜合器對源文件綜合是針對某一FPGA/CPI D供應商產品系列。因此，綜合后結果具有硬件可實現性。EDA提供了良好邏輯綜合與優化功能，它能夠將設計人員設計邏輯級電路圖自動地轉換為門級電路，并生成相應網表文件、時序分析文件和各種報表，若設計沒有錯誤，最終可生成可以編程下載。SOF文件。

　　6、器件適配

　　綜合通過后必須利用FPGA/CPLD布局/布線適配器將綜合后網表文件針對某一具體目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優化、布局布線等操作。適配后產生時序仿真用網表文件和下載文件，如JED或POF文件。適配對象直接與器件結構細節相對應。

　　7、功能仿真

　　通常，在設計過程中每一個階段都要進行仿真驗證其正確性。在綜合前，要進行行為仿真，將VHDI源程序直接送到VHDI仿真器中仿真，此時仿真只是根據VHDI語義進行，與具體電路沒有關系。綜合后，可利用產生網表文件進行功能仿真，以便了解設計描述與設計意圖一致性。功能仿真僅對設計描述邏輯功能進行測試模擬，以了解其實現功能是否滿足原設計要求，仿真過程不涉及具體器件硬件特性，如延遲特性。時序仿真根據適配后產生網表文件進行仿真，是接近真實器件運行仿真，仿真過程中已將器件硬件特性考慮進去了，因此仿真精度要高得多。時序仿真網表文件中包含了較為精確延遲信息

　　8、編程下載

　　通過仿真確定設計基本成功后，即可通過Byteblaster下載電纜線將設計項目以JTAG方式下載到器件中，完成設計所有工作。通過此例設計流程講述可知，EDA技術及其工具在數字電路系統(包括模擬電路系統)中正發揮著越來越重要作用，其應用深度和廣度正在向更深層次延伸。

　　9、目標系統

　　用VHDL語言描述編碼電路。譯碼電路用CASE語句完成查表譯碼，其中有近4O種可能情況。通過求出伴隨式值，把有一個錯誤數據取反糾正過來，其他情況給出信號，指出有錯誤。編譯碼電路選用ALTERA公司生產器件EPF1OK10TC144-3，其中編碼電路占用了32個邏輯單元，譯碼電路占用了163個邏輯單元。對編碼譯碼電路做功能仿真。測試使用看來，當數據輸人全為‘1’，如果總線上傳來數據最后一位出錯。為''0''，正確數據異或而成數據檢查線DC使得譯碼器能把最后一位改為''1'';如數據輸人是“00000001”，編碼器DC為“19”而一旦出現兩個錯誤。如最高位和最低位，譯碼器指示是不可糾正錯誤;如數據正確傳輸，譯碼器指示沒有錯誤。

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